H.264/AVC中CAVLC编码器的硬件设计与实现

摘要：

设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构.重点对非零系数级(1evel)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量.采用Xilinx公司Virtex Ⅱ系列的XC2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求.

关键词：H.264/AVC、变长编码、FPGA、非零系数级编码

分类号：TN919

在线出版日期：2011-05-16（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：66-68,72