截短Reed-Solomon码译码器的FPGA实现

摘要：

提出了一种改进的BM算法,并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式.验证表明,该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构.

关键词：RS译码器、关键方程、BM算法、FPGA、并行结构

所属期刊栏目：35

分类号：TN919

在线出版日期：2009-08-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：65-67