一种节能型可升级异步FIFO的FPGA实现

摘要：

提出了一种节能并可升级的异步FIFO的FPGA实现.此系统结构利用FPGA内自身的资源控制时钟的暂停与恢复,实现了高能效、高工作频率的数据传输.该系统在Xilinx的VC4VSX55芯片中实现,实际可工作于高达100/153.6 MHz的读/写时钟域.本文所提出的结构不依赖于现有的IP核,基于此结构易建立可升级的IP核.

关键词：FIFO、FPGA、IP核

所属期刊栏目：35

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2009-05-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：66-69