基于FPGA的并行DDS

摘要：

介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法.给出了一个基于现场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果.采用直接中频输出方式,输出频率范围250 MHz～350 MHz,频率分辨率6Hz,寄生信号抑制50dB.该DDS电路具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生.

关键词：直接数字合成(DDS)、现场可编程门阵列(FPGA)、宽带、并行处理

所属期刊栏目：33

分类号：TP3(计算技术、计算机技术)

在线出版日期：2007-12-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：41-43,48