基于Verilog HDL的异步FIFO设计与实现

摘要：

异步FIFO是一种不同时钟域之间传递数据的常用方法.本文提出一种新颖的异步FIFO设计方案.此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率.DC综合的结果表明,用此方法设计的FIFO性能有了显著提高.

关键词：多时钟域、亚稳态、异步、FIFO、Verilog HDL

所属期刊栏目：32

分类号：TN4(微电子学、集成电路（IC）)

在线出版日期：2006-11-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：97-99,106