一种高速RS译码器的FPGA实现

摘要：

结合流水线技术,对一种新提出的RS译码的欧几里德迭代算法及其VLSI结构,给出了基于时域译码的FPGA实现和验证,并采用分时复用技术对译码器的关键模块--解关键方程模块的结构加以改进,使其错误位置和错误值多项式单元能面积复用.该结构的特点是:控制单元简单;模块结构非常规则,易于用Verilog HDL实现;可应用于高速通信场合.

关键词：RS译码、FPGA、流水线、关键方程、规则结构

所属期刊栏目：31

分类号：TN9;TP3

在线出版日期：2005-04-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：75-77