一种高效的可编程时钟源设计

摘要：

介绍了一种采用可编程器件实现的时钟源.通过控制一个N位累加器累加,取其最高位,即可得到可编程时钟源.详细介绍了累加器的流水线实现过程,大大提高了器件允许的最高工作频率.实验结果验证了该时钟源具有精度高、稳定性好等优点.

关键词：可编程时钟源、累加器、流水线、CPLD、FPGA

所属期刊栏目：44

分类号：TN78(基本电子电路)

在线出版日期：2007-05-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：55-58