基于VerilogHDL的数字加法器的设计比较与优化

摘要：

以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则.

关键词：加法器、VerilogHDL、数字设计

所属期刊栏目：22

分类号：TN702(基本电子电路)

在线出版日期：2009-10-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：34-37