IPSec加密芯片中AES加密核的设计与FPGA实现

摘要：

为了提高IPSec加密芯片中AES加密核的数据处理速度,提出一种AES算法的FPGA改进结构.在对AES算法分析的基础上,优化了列混合运算模块,降低系统硬件资源消耗；提出两级内部流水结构,进一步缩短关键路径,提高系统运行时钟频率.仿真和实测结果表明:优化后AES核可以稳定工作于100 MHz,吞吐量提高为原来的1.5倍,达到1.24 Gb/s,显著提高了IPSec协议的处理速度,可满足千兆以太网加解密传输需求.

关键词：IPSec、AES、FPGA、两级流水线、列混合

所属期刊栏目：30

分类号：TP309.7(计算技术、计算机技术)

资助基金：国防基础科研计划资助项目CZT20061361

在线出版日期：2012-02-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：60-63