0.0068mm2自校准电路在锁相环中的应用

摘要：

提出了一种可供CMOS锁相环使用的自由调整的自校准技术.与传统的自校准技术相比,新的自校准方案不需要使用参考电压源,而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068 mm<'2>.所设计的PLL采用0.13μm CMOS工艺,工作频率范围在25～700MHz之间.测试表明,当压控振荡器工作在700 MHz的时候,其8倍降频之后的87.5 MHz输出信号的相位噪音在1 MHz频率偏移处为-131 dBc/Hz.

关键词：锁相环、自校准、振荡环

所属期刊栏目：47

分类号：TN41(微电子学、集成电路（IC）)

在线出版日期：2017-01-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：29-34