LDPC码高速译码器的设计与实现

摘要：

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构.该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器.以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器.此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍.测试结果表明,该译码器的有效信息速率达到45 Mbps.

关键词：低密度奇偶校验码(LDPC码)、译码器、FPGA、高速实现

所属期刊栏目：44

分类号：TN911

资助基金：国防预先研究基金资助项目9140A22030106JW02

在线出版日期：2008-11-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：347-352