基于分段电容阵列的改进型逐次逼近型ADC

摘要：

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR) ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构.该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载.通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度.同时,利用一次性校准技术减小比较器的失配电压.最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构.结果 表明,在1.8V电源电压、780 μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR).

关键词：分段电容阵列、失配电压、锁存式比较器、一次性校准、逐次逼近型(SAR)模数转换器(ADC)

所属期刊栏目：47

分类号：TN792(基本电子电路)

资助基金：国家电网有限公司总部科技项目5100-201941436A-0-0-00

在线出版日期：2022-03-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：126-133