基于130 nm SOI工艺数字ASIC ESD防护设计

摘要：

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.

关键词：深亚微米、绝缘体上硅(SOI)工艺、全芯片、静电放电(ESD)防护、电源钳位、人体模型

所属期刊栏目：46

分类号：TN492(微电子学、集成电路（IC）)

在线出版日期：2021-05-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：279-285