基于65 nm CMOS工艺的3.4 GHz高速高分辨率DDFS设计与实现

摘要：

设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS).其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗.DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出.DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出.采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样.基于65 nm1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm.经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB.

关键词：直接数字频率合成(DDFS)、坐标旋转数字计算(CORDIC)算法、交织采样、角度旋转、数字校准

所属期刊栏目：45

分类号：TN432(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61474092

在线出版日期：2020-07-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：419-424