用于12.5 Gbit/s SerDes系统锁相环倍频器设计

摘要：

采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统.该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟.设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器.电路芯片面积为0.492 mm×0.668 mm.测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8V电源电压下核心电路的功耗为67.5 mW.当锁相环工作在6,25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps.

关键词：串行器/解串器(SerDes)、锁相环倍频器、分频器、SCFL触发器、真单相时钟(TSPC)

所属期刊栏目：37

分类号：TN4;TN771(微电子学、集成电路（IC）)

在线出版日期：2013-01-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：918-922