用于12 bit 40 MS/s低功耗流水线ADC的采样保持电路

摘要：

设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路.通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的.通过对传统栅压自举开关改进,减少了电路的非线性失真.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC 0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW.

关键词：流水线模数转换、采样保持、运算放大器、自举开关、低功耗

所属期刊栏目：35

分类号：TN43(微电子学、集成电路（IC）)

资助基金：国家自然科学基金60676015

在线出版日期：2010-06-30（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：489-494