一种12位80 MS/s CMOS流水线ADC设计

摘要：

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.

关键词：流水线、模数转换器、动态比较器、自举开关、缩减技术

所属期刊栏目：34

分类号：TN431.2(微电子学、集成电路（IC）)

资助基金：国家高技术研究发展计划（863计划）2008AA010700

在线出版日期：2010-02-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1235-1239