采用容性封装技术提高ESD防护性能研究

摘要：

提出了一种通过在电源线与地线之间加入外部电容以吸收ESD脉冲的新型集成电路ESD保护方法.分析了这种方法在提高产品ESD防护性能方面的可行性,并用TLP设备测量出了-0.1μF电容在吸收4 A TLP ESD电流脉冲时电容两端电压随时间的变化曲线以及不同电容值电容吸收4 A TLP ESD电流脉冲后的电压随电容变化曲线,理论分析及测试结果均表明这种ESD防护方法能在集成电路承受6 000 V HBM ESD脉冲时将VDD与GND之间的电压降钳位在0.5 V以下.通过将此ESD防护方法应用在SOI微处理器产品和SOI静态随机存储器产品上,成功地将这两款产品的ESD防护能力从1000 V提高到了3000 V以上,验证了这种容性封装技术在ESD防护方面的优良性能.

关键词：静电放电、电容、封装、传输线脉冲发生器、钳位电路、集成电路

所属期刊栏目：34

分类号：TN305.94(半导体技术)

在线出版日期：2009-11-02（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：876-880