深亚微米ASIC设计中的静态时序分析

摘要：

随着集成电路的飞速发展,芯片能否进行全面成功的静态时序分析已成为其保证是否能正常工作的关键.描述了静态时序分析的原理,并以准同步数字系列(PDH)传输系统中16路E1 EoPDH(ethemet over PDH)转换器芯片为例,详细介绍了针对时钟定义、端口约束等关键问题的时序约束策略.结果表明,静态时序分析对该芯片的时序收敛进行了很好的验证.

关键词：ASIC设计、时序约束、时序路径、静态时序分析

所属期刊栏目：34

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2009-04-03（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：45-48