一种500MHz高性能锁相环的设计

摘要：

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.

关键词：锁相环、鉴相器、电荷泵、压控振荡器

所属期刊栏目：30

分类号：TN402(微电子学、集成电路（IC）)

资助基金：国家自然科学基金60236020

在线出版日期：2005-10-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：61-63,68