高速双模前置分频器的速度优化设计

摘要：

给出了一种新的高速动态有比cMOS D触发器的设计.在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构.经HSPICE模拟,在0.8μmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路.

关键词：TSPC动态D触发器、双模前置分频器、最高时钟频率、速度优化、CMOS电路设计

所属期刊栏目：27

分类号：TN772(基本电子电路)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：38-42