基于可编程逻辑器件的高速乘法器IP设计

摘要：

介绍了一个八位高速并行乘法器的IP设计，该乘法器的部分积产生电路采用非重叠的三位编码方式，并且改进了Wallace加法树内部的连线方式。用VHDL语言描述了整个设计，并在Altera公司EPF10K10LC84-3上实现了该乘法器。

关键词：IP、可编程逻辑器件、乘法器

所属期刊栏目：26

分类号：TN431.2;TN402(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：20-23